Switch Default Settings
SW7 Configuration: CLOCK
SW7.1-SW7.4: CCB Clock PLL Ratio
? System PLL inputs establish the clock ratio between SYSCLK input and the Platform Clock
ON ’0’
(CCB) used by MPC8569E.
1
2
3
4
5
6
7
8
SYS_PLL0
SYS_PLL1
SYS_PLL2
SYS_PLL3
CORE_PLL0
CORE_PLL1
CORE_PLL2
SRDS REFCLK
Value (Binary)
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
CCB Clock:
SYSCLK Ratio
Reserved
Reserved
2:1
3:1
4:1
5:1
6:1
7:1
(Default) 8:1
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
SW7.5-SW7.7: e500 Core PLL Ratios
? Establish ratio between e500 core and e500 core complex bus (CCB) clocks.
Value (Binary)
000
001
010
011
100
101
110
111
e500 Core:
CCB Clock Ratio
4:1
9:2 (4.5:1)
1:1
3:2 (1.5:1)
(Default) 2:1
5:2 (2.5:1)
3:1
7:2 (3.5:1)
SW7.8: SerDes Reference Clock Configuration
? ‘0’: SerDes expects a 125 MHz reference clock frequency.
? ’1’: (Default) SerDes expects a 100 MHz reference clock frequency.
MPC8569E-MDS-PB Hardware Getting Started, Rev. 3.1
Freescale Semiconductor
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